A typical CMOS gate combined with a

A typical CMOS gate combined with a PCB trace have a load of approximately 10 pF. Therefore, as each bit switches, 10 mA(10pF×1V÷1ns) of dynamic current per bit flow in or out of the device. A full-scale transition can cause up to 140mA(14bits×10mA/bit) of current to flow through the output stages. The series resistors should be placed as close as possible to the AD6644 to limit the amount of current that can flow into the output stage. These switching currents are confined between ground and the DVCC pin. Standard TTL gates should be avoided because they can appreciably add to the dynamic switching currents of the AD6644. Note that extra capacitive loading increases output timing and invalidates timing specifications. Digital output timing is guaranteed with 10 pF loads. If the analog input range is exceeded, the overrange (OVR) bit toggles high and the digital outputs retain their respective positive or negative full-scale values.

結果 (中文) 1:

一个典型的CMOS门电路的结合了PCB走线约10 pF的负载。因此，每个位开关时，10 mA（10PF×1V÷为1ns）的每一位流入或流出的设备的动态电流。满量程的过渡可以导致高达140毫安（14位×10ma/bit）的电流流过输出级。串联电阻应当置于尽可能接近的AD6​​644限制流入输出级的电流的量，可以。这些开关电流限制的DVCC引脚和地之间。标准ttl的门应避免使用，因为它们可以明显地加至动态开关电流的AD6644。请注意，额外的容性负载增加输出时序和时序规范无效。数字输出定时保证用10粉煤负载。如果模拟输入超出范围，超量程（OVR）位切换和数字输出，保留其各自的积极或消极的满刻度值。

結果 (中文) 2:

一个典型的栅极加上印刷电路板有一批约10。因此，每一位开关，10马（10pf×V÷1ns）的动态电流的每比特流或退出的装置。一个全面的转型可能会导致了140ma（14bits×10毫安/位）的电流流过输出级。该系列电阻应放在尽可能的ad6644数量限制电流，可以流动到输出级。这些开关电流限制和地面之间的dvcc销。标准TTL大门应该避免，因为他们可以略微增加了动态切换电流的ad6644。请注意，额外的电容性负载增大输出时间和时间规格无效。数字输出时间是保证10负荷。如果模拟输入范围超出，的量程（改写）位切换高和数字输出保留各自的积极或消极的全面价值。

結果 (中文) 3:

与 PCB 跟踪相结合的典型 CMOS 门有一大堆约 10 pF.因此，为每一位开关、 10 mA(10pF×1V÷1ns) 的每位流中或从该设备的动态电流。全面转型可能会导致到 140mA(14bits×10mA/bit) 的当前输出阶段内流动。电阻器应放作为一系列 ad6644 产品来限制可以流入输出级的电流的量至尽可能靠近。这些开关电流局限地面和 DVCC 针之间。应避免标准 TTL 盖茨，因为明显地他们可以将其添加到 ad6644 产品的动态开关电流。请注意额外电容负载增加输出时间无效计时规格。数字输出时间保证 10 pF 负荷。如果超过了模拟输入的范围，则超标 (改写) 位切换高和数字输出接口保留各自的正的或负全面价值。