I/O pins connected to the communica

I/O pins connected to the communication bus: one entry line
and one exit line required.
All other I/O pins: one entry line and one exit line required.
CLBs: One entry line and two exit lines are required. The two slices comprising a CLB are evaluated simultaneously, inserting the same data line into the entry and capturing a separate exit line for each slice.
BRAMs: Depending on the primitive implemented in the space reserved for the memory modules, the entry and exit lines may vary. The design presented here used a 16×16 BRAM, and thus required 16 entry lines and 16 exit lines, in addition to the control lines necessary for memory reading and writing functions.
Multipliers: Depending on the primitive implemented in the space reserved for the Multiplier modules, the number of entry and exit lines may vary. With the aim of reducing the number of occupied lines in this design, 36 lines were used to evaluate an 18×18 multiplier, all of which were connected to the multiplier’s results

結果 (中文) 1:

I/O 引脚连接到通信总线︰ 一个条目行和退出一行所需。所有其他 I/O 引脚︰ 一个条目线和一个出境线所需。Clb︰ 一个条目线和两个退出行的要求。将相同的数据行插入到该条目和捕获为每个切片的单独退出线同时，评估包括 CLB 的两片。勃拉姆斯︰ 原始人在保留的内存模块的空间中实现的进入和退出线可能有所不同。这里提出的设计使用 16 × 16 BRAM，从而需要 16 分录行和 16 出口线，除了必要的内存读取和写入功能的控制线。乘数︰ 原始人在为乘法器模块保留的空间中实现的进入和退出的行数可能有所不同。减少被占领中的行数这种设计的目的，36 线被用来评估 18 × 18 的乘法器，所有的一切都被连接到乘法器的结果

結果 (中文) 3:

连接到通信总线的I/O引脚：一条入口线和一条出口线。所有其他I/O引脚：一条入口线和一条出口线。CLBs：一个输入线和两个出口线路的要求。两片包括一个CLB进行评估的同时，将同一数据线入和捕获一个单独的出口线为每片。布拉姆斯：根据原始保留的内存模块的空间实施，出入境线可能会有所不同。这里提出的设计使用了一个16×16布拉姆，因此需要进入16线和16线出口，除了对存储器的读写功能所需的控制线路。乘法器：根据保留在乘法器模块的空间中实现的原语，输入和出口线的数目可能会有所不同。为了减少在这个设计中占用的线的数量，36行被用来评估一个18×18乘法器，所有这些都连接到乘法器的结果