In order to evaluate the performanc

In order to evaluate the performance of the authors' proposal,Fig. 14 shows the testing time (right side) for CLBs of authors’ proposal vs. [18]. This work evaluates XC4000 FPGAs which are obsolete and whose internal CLB are simpler than the ones authors use in the present proposal. In any case, the time consumed by this proposal is approximately 25% higher compared to [18]. However,it is important to note that the number of CLBs to be evaluated is three times higher and also the internal complexity of these is greater. This is therefore the current proposal significantly improves the time to evaluate the internal resources of a Xilinx FPGA with respect to previous work.

結果 (中文) 1:

目的评价作者的提议，图 14 显示测试时间 （右侧） 的 Clb 的作者的提议与 [18]。这项工作评价 xc4000 系列 Fpga 哪些是过时，其内部的 CLB 是比那些作者在本提案中使用的简单。在任何情况下，这项建议所耗费的时间大约是 25%高于 [18]。然而，值得注意，管理中心要计算数目是高出三倍，这些内部的复杂性也更大。因此，这是当前建议大大减少了时间来评估对以前的工作在 Xilinx FPGA 的内部资源。

結果 (中文) 2:

为了评价作者的建议，图3的性能。图14示出了作者的建议与[18]的的CLB的测试时间（右侧）。这项工作评估XC4000的FPGA这是过时的，其内部的CLB比那些作者在目前的建议使用简单。在任何情况下，相对于[18]通过该提案所消耗的时间是高出约25％。然而，要注意的是个CLB被评估的数目是高三倍，也是这些内部的复杂性大于它是重要的。因此，这是目前的建议显著提高相对于以前的工作，以评估Xilinx的FPGA内部资源的时间。

結果 (中文) 3:

为了评价作者的方案的性能，图14显示了测试的时间（右侧）的作者的建议与[ 18 ] CLBs。这项工作评估是陈旧的XC4000 FPGA内部CLB比目前建议的作者更简单。在任何情况下，这个建议所消耗的时间是约25%相比，[ 18 ]。然而，重要的是要注意，要对CLB数高三倍，这些内部的复杂性更大。这是目前的方案明显提高了时间评价相对于以前的工作，赛灵思FPGA内部资源。