In view of the challenges in the st

In view of the challenges in the state of the art, the present invention relates to the design of a low-voltage low-power SRAM device, using the read-, write-, hold-, and standby-assist as a whole for increasing the read stability, increasing the write margin, maintaining the hold margin, reducing the hold and standby leakage current, and/or increasing the operating speed at the same time. Embodiments of the present invention are directed to methods and apparatuses for read-, write-, hold-, and standby-assist voltage generation for static random access memory (SRAM) cells. Embodiments of the present invention lower the effective supply voltage for un-accessed rows of memory cells in the hold mode, increase the effective supply voltage for accessed memory cells in the active mode, and lower the effective supply voltage further for all the SRAM cells in the standby mode to achieve a solution for whole-time (active and standby) power reduction besides achieving the stability and noise margins. The effective supply voltage is defined as the voltage difference between the local power-supply voltage and the local source voltage of the memory cell.For embodiments wherein the SRAM cell receives read-, write-, hold-, and standby-assist voltages, the SRAM cell can be a conventional differential 6T cell with one power-supply line, one source-voltage line, one word-line, and a pair of differential bit-lines, or a generic split-control (GSC) 6T cell with three split-controlled power-supply lines, four split-controlled source-voltage lines, two split-controlled word-lines, and two split-accessed bit-lines.According to various embodiments, one or more SRAM cells may include three local drain power-supply assist-voltage nodes and a related assist-voltage generation means, such as a generator circuit, for driving local power-supply assist-voltage nodes to respectively generated power-supply assist-voltages, four local source assist-voltage nodes and a related assist-voltage generation means, such as a generator circuit, for driving local source assist-voltage nodes to respectively generated source assist-voltages, and two local word-line assist-voltage nodes and a related assist-voltage generation means, such as a generator circuit, for driving local word-line assist-voltage nodes to respectively generated word-line assist-voltages. For various embodiments, the generated source assist-voltages may increase read stability and reduce read-half-select disturb during a read operation, and may reduce current leakage during a hold and a standby (power-down) operations. For various embodiments, the generated power-supply assist-voltages may increase write margin during a write operation and/or may reduce current leakage during a hold or a standby (power-down) operation. For various embodiments, the generated word-line assist-voltages may decrease the read and rHS disturbs.For various embodiments, the read-assist schemes may include the generated source assist-voltages only for a GSC 6T cell or include the generated source assist-voltages and the generated word-line assist-voltages together for a differential 6T cell. For various embodiments, the write-assist schemes may include the generated power-supply and source assist-voltages for a GSC 6T cell or include the generated power-supply and source assist-voltages and the generated word-line assist-voltages together for a differential 6T cell. For various embodiments, the hold-assist schemes may include the generated source assist-voltages only for a GSC 6T cell and a differential 6T cell. For various embodiments, the standby-assist schemes may include the generated source assist-voltages only or may include the generated power-supply and source assist-voltages together for a GSC 6T cell and a differential 6T cell.Other features that are considered as characteristic for various embodiments of the present invention are set forth in the appended claims.

結果 (繁體中文) 1:

鑑於現有技術的狀態的挑戰，本發明涉及一種低電壓低功率的SRAM器件的設計中，使用讀 - ，直寫，保持 - ，和備用輔助整體增加所讀取的穩定性，增加寫入容限，保持所述保持餘量，減少了保持和待機洩漏電流，和/或在同一時間增加了操作速度。本發明的實施例涉及的方法和裝置為只讀，直寫，保持 - ，和備用輔助電壓產生用於靜態隨機存取存儲器（SRAM）單元。本發明的實施例降低在保持模式存儲單元的未訪問的行的有效電源電壓，提高存取的存儲器單元的有效電源電壓在主動模式中，並進一步降低有效電源電壓對於所有的SRAM單元在待機狀態下，以實現全時間（活動和備用）功率降低的溶液除了實現穩定性和噪聲容限。有效的電源電壓被定義為本地電源電壓和所述存儲單元的局部源極電壓之間的電壓差。
對於其中所述SRAM單元接收讀 - ，直寫，保持 - ，和備用輔助電壓的實施例中，SRAM單元可以是傳統的差分6T細胞與一種電源線，一個源極電壓線，一個字線，和一對差分位線，或通用分割控制（GSC）6T與三個分割控制的電源線，四分割受控源電壓線，兩個分割控制的字線，以及兩個分裂細胞-accessed位線。
根據各種實施例，一個或多個SRAM單元可以包括三個本地漏極電源輔助電壓節點和一個相關的輔助電壓發生裝置，如一個發生器電路，用於驅動本地電源輔助電壓節點以分別產生電源輔助電壓，四個局部源輔助電壓節點和一個相關的輔助電壓發生裝置，如一個發生器電路，用於驅動本地源輔助電壓節點以分別生成的源輔助電壓和兩個本地字處理線輔助電壓節點和一個相關的輔助電壓發生裝置，如一個發生器電路，用於驅動本地字線輔助電壓節點以分別產生字線輔助電壓。對於各種實施方案中，生成的源輔助電壓可以增加讀穩定性和在讀取操作期間降低讀半選擇干擾，和保持和待機（斷電）操作期間可以減小漏電流。對於各種實施方案中，所產生的電源輔助電壓可以在寫操作期間增加寫入容限和/或保持或待機（斷電）操作期間可以減小漏電流。對於各種實施方案中，所產生的字線輔助電壓可以降低讀取和RHS會干擾。
對於各種實施方案中，所讀取的輔助方案可以包括將所生成的源輔助電壓僅在GSC 6T細胞或包括所生成的源輔助電壓和所產生的字線輔助電壓一起用於差動6T單元。對於各種實施方式中，寫入輔助方案可以包括將所生成的電源和源輔助電壓為GSC 6T細胞或包括將所生成的電源和源輔助電壓和所產生的字線輔助電壓一起用於差動6T單元。對於各種實施方式中，所述保持輔助方案可以包括將所生成的源輔助電壓僅在GSC 6T單元和差分6T單元。對於各種實施方案中，
被認為是用於本發明的各種實施例的特性的其他特徵在所附權利要求中闡述。

結果 (繁體中文) 2:

鑒於現有技術的挑戰，本發明涉及低壓低壓SRAM器件的設計，採用讀、寫、保持和備用輔助作為一個整體，提高讀取穩定性，增加寫入裕量，保持保持余量，減少保持和待機漏電流，和/或同時提高運行速度。本發明的實施例適用于靜態隨機存取儲存體（SRAM）單元的讀、寫、保持和備用輔助電壓生成的方法和設備。本發明的實施例降低了保持模式下未接入的記憶體單元行的有效電源電壓，提高了主動模式下接入儲存體單元的有效電源電壓，並進一步降低了待機模式下所有SRAM單元的有效電源電壓，實現了全時（有源和待機）功率降低的解決方案，同時實現了穩定性和雜訊裕量。有效電源電壓定義為記憶體單元的本地電源電壓與本地源電壓之間的電壓差。
對於實施例，其中SRAM細胞接收讀， SRAM 單元可以是具有一條電源線路、一條源電壓線、一條字線和一對差分位線的傳統差分 6T 單元，也可以是具有三條分控電源線路、四條分控制源電壓線路、兩條分控字線和兩條分路接入的通用分控制 （GSC） 6T 單元。
根據各種實施例，一個或多個SRAM單元可包括三個本地漏電電源輔助電壓節點和一個相關的輔助電壓生成手段（如發電機電路），用於驅動本地電源輔助電壓節點分別生成的電源輔助電壓、四個本地源輔助電壓節點和相關的輔助電壓生成手段（如發電機電路），用於驅動本地源輔助電壓節點分別生成源輔助電壓，和兩個本地字線輔助電壓節點和相關的輔助電壓生成手段（如發電機電路），用於驅動本地字線輔助電壓節點分別生成字線輔助電壓。對於各種實施例，生成的源輔助電壓可提高讀取穩定性，減少讀取操作期間的讀取半選擇干擾，並可減少保持和待機（斷電）操作期間的電流洩漏。對於各種實施例，生成的電源輔助電壓可在寫入操作期間增加寫入裕量和/或減少保持或待機（斷電）操作期間的電流洩漏。對於各種實施例，生成的字線輔助電壓可能會降低讀取和rHS干擾。
對於各種實施例，讀輔助方案可僅包括GSC 6T單元的源輔助電壓，或包括為差分6T單元生成的源輔助電壓和生成的字線輔助電壓。對於各種實施例，寫輔助方案可包括GSC 6T單元的電源和源輔助電壓，或包括生成的電源和源輔助電壓，以及差分6T單元生成的字線輔助電壓。對於各種實施例，保持輔助方案可包括僅針對GSC 6T單元和差分6T單元的源輔助電壓。對於各種實施例，備用輔助方案可僅包括生成的源輔助電壓，也可以包括GSC 6T單元和差分6T單元的產生電源和源輔助電壓。
本發明的各種實施例被視為特徵的其他特徵載于所附聲明。

結果 (繁體中文) 3:

鑒於當前科技的挑戰，本發明涉及一種低壓低功耗SRAM設備的設計，該SRAM設備使用讀、寫、保持和待機輔助作為一個整體來提高讀穩定性、新增寫裕度、保持保持裕度、减小保持和待機漏電流，和/或同時提高運行速度。本發明的實施例針對用於為靜態隨機存取記憶體（SRAM）單元產生讀、寫、保持和待機輔助電壓的方法和設備。本發明的實施例在保持模式下降低未訪問的存儲單元行的有效電源電壓，在啟動模式下新增訪問的存儲單元的有效電源電壓，並且在待機模式下進一步降低所有SRAM單元的有效電源電壓，以實現整個時間的解決方案（啟動和備用）除了達到穩定性和雜訊裕度外，還可降低功率。有效電源電壓定義為存儲單元的本地電源電壓和本地源電壓之間的電壓差。
對於SRAM單元接收讀、寫、保持和備用輔助電壓的實施例，SRAM單元可以是具有一條電源線、一條源電壓線、一條字線和一對差分比特線的傳統差分6T單元，或者具有三條分體式控制電源線的通用分體式控制（GSC）6T單元，四條分開的受控源電壓線、兩條分開的受控字線和兩條分開的訪問比特線。
根據各種實施例，一個或多個SRAM單元可以包括三個本地漏極電源輔助電壓節點和相關輔助電壓產生裝置，例如發電機電路，用於驅動本地電源輔助電壓節點分別產生電源輔助電壓、四個本地電源輔助電壓節點和相關輔助電壓生成裝置，例如發電機電路，用於驅動本地源輔助電壓節點分別生成源輔助電壓，以及兩個本地字線輔助電壓節點和相關輔助電壓生成裝置，例如發電機電路，用於驅動本地字線輔助電壓節點分別生成字線輔助電壓。對於各種實施例，所產生的源輔助電壓可以在讀取操作期間新增讀取穩定性和减少讀取半選擇干擾，並且可以在保持和待機（斷電）操作期間减少電流洩漏。對於各種實施例，生成的電源輔助電壓可在寫入操作期間新增寫入裕度和/或可在保持或待機（斷電）操作期間减少電流洩漏。對於各種實施例，生成的字線輔助電壓可以减少讀取和rHS干擾。
對於各種實施例，讀取輔助方案可以僅包括GSC 6T單元的生成源輔助電壓，或者包括差分6T單元的生成源輔助電壓和生成的字線輔助電壓。對於各種實施例，寫入輔助方案可以包括GSC 6T單元的生成的電源和源輔助電壓，或者包括差分6T單元的生成的電源和源輔助電壓以及生成的字線輔助電壓。對於各種實施例，保持輔助方案可包括僅用於GSC 6T社區和差分6T社區的生成的源輔助電壓。對於各種實施例，備用輔助方案可以僅包括生成的源輔助電壓，或者可以包括GSC 6T單元和差分6T單元的生成的電源和源輔助電壓。
被認為是本發明的各種實施例的特徵的其他特徵在所附權利要求中闡述。